De bouw van de RISC -processor is zodanig dat de prestaties is de prioriteit , in plaats van brute kracht . Toen RISC en CISC werden ontwikkeld , de bottleneck van microprocessors was de macht , wat betekent dat CISC won en efficiënte , prestatiegerichte chips werden minder en minder gebruikt . RISC kwam terug in zwang toen de behoefte verhoogd voor chips die efficiënt gebruik van draagbare batterijen te maken .
Minder Veelzijdig

Sinds de instructieset is zo simpel , dat is , een instructie per cyclus , RISC -processoren hebben de neiging om beter te worden gebruikt voor eenvoudige en repetitieve logische bewerkingen . CISC processors zijn echt " algemene doeleinden ", wat betekent dat ze kunnen pijplijn meerdere instructies tegelijk , zonder een voorkeur voor eenvoudige of meer complexe toepassingen . RISC -processors moeten worden geprogrammeerd op een heel bijzondere manier .
Eenvoudiger

De prestatiegerichtheid van de RISC- architectuur is vanwege zijn eenvoudige en efficiënte instructieset . Deze eenvoud betekent dat RISC processoren zijn gemakkelijker te ontwerpen en goedkoop te produceren , waardoor ze ideaal zijn voor het speciaal gebouwde en goedkope rekenmachines die repetitieve instructies uit te voeren .
Long Instruction Strings

RISC -processors kan worden aangepast aan CISC stijl instructie snaren lopen , maar ze zijn ongelooflijk inefficiënt op te doen . Sinds een RISC-processor kan alleen overweg met een instructie snaar tegelijk , code moet meer gecompartimenteerd en daarom ingewikkelder .