De DRAM timing die kan worden aangepast binnen de BIOS van een systeem controleert het aantal daadwerkelijke geheugen klokcycli ( de helft van de gelabelde kloksnelheid van het geheugen ) voor het geheugen uitvoert specifieke actie . Hoe lager de timing , hoe sneller de reactietijd van je geheugen , het versnellen van uw systeem in het proces . Elk van de vier cijfers staat voor een andere instelling , in de volgorde van de eerste tot de laatste: RAS aan CAS Delay , RAS Precharge , Actief op Delay en Row Active Time Precharge . Timing instellingen kunnen slechts tot de laagste stand waarop uw moederbord is vervaardigd om te draaien worden verlaagd . RAS aan CAS Delay Het eerste getal in de vier nummer DRAM timing reeks is de RAS aan CAS Delay . Gegevens in het geheugen van het systeem is aangebracht in een matrix van getallen bestaande uit rijen en kolommen . Om de gegevens in het geheugen , moet het systeem de eerste rij waar de gegevens zich bevinden te activeren en vervolgens de kolom . Het eerste signaal , de Row Address Strobe ( RAS ) , wordt naar de rij activeren en het tweede signaal , de CAS ( CAS ) , wordt naar de kolom activeren , toegang tot de gegevens . De tijd tussen de twee signalen is de RAS aan CAS Delay , die in het geval van de 9-9-9-24 timing voorbeeld is negen klokcycli . RAS Precharge het tweede getal in de reeks is de RAS Precharge . Zodra de opgeslagen gegevens worden geopend , moet het systeem de gegevens van de rij te sluiten om een andere toegang commando naar de rij van het volgende stuk van de gegevens . De RAS voorladen is de vertraging tussen de opdracht om de rij te sluiten in afwachting van de volgende commando toegang en de feitelijke afsluiting van de rij - de tijd tussen het uitschakelen van de toegang tot een lijn van data en het begin van de toegang tot andere lijn van data . In het voorbeeld tijdssequentie , zou dit zijn negen klokcycli . Actieve naar Delay Precharge Na het openen van een geheugen locatie , is er een kleine vertraging voordat het systeem kan de volgende locatie te openen. Deze vertraging is de Active om vertraging Precharge , het derde nummer in de tijdssequentie ( negen klokcycli in het 9-9-9-24 volgorde ) . Tot deze vertraging wind naar beneden , kan een extra voorlaadopdracht niet worden gestart , het beperken van de toegang tot het geheugen in het proces . Row Active Time Het definitieve aantal in de 9 -9-9-24 tijdssequentie is de Rij Active Time van de geheugenmodule . The Row Active Time is de tijd die verstrijkt tussen het moment dat een stuk van de gegevens wordt gevraagd en het punt waarop de gegevens rij wordt bekeken. Dit maakt het openen van de rij in voorbereiding voor de toegang tot gegevens in een Row Address Strobe en de CAS . Dit proces begint de toegangsgegevens proces voor zowel het lezen of schrijven naar de DRAM- module .
|