| ```vhdl
-- Master-slave-flip-flop met klokinschakeling
bibliotheek ieee;
gebruik ieee.std_logic_1164.all;
entiteit master_slave_ff is
haven (
clk:in std_logic;
ce:in std_logic;
d:in std_logic;
q:uit std_logic
);
beëindig master_slave_ff;
architectuur rtl van master_slave_ff is
signaal q_master:std_logic:='0';
beginnen
proces(clk, ce)
beginnen
als stijgende_edge(clk) dan
als ce ='1' dan
q_master <=d;
eindigen als;
eindigen als;
einde proces;
proces(clk)
beginnen
als stijgende_edge(clk) dan
q <=q_master;
eindigen als;
einde proces;
einde rtl;
``` |
