| De CPU -cache die gegevens bevat die wachten om de CPU te betreden, wordt meestal niet beschouwd als een afzonderlijk cacheniveau, maar eerder een deel van de interne structuur van de CPU , Vaak binnen de uitvoeringseenheid of er nauw mee verbonden.
Dit is waarom:
* Cache -hiërarchie: CPU -caches (L1, L2, L3) zijn voornamelijk ontworpen om gegevens te bewaren die de CPU zou kunnen Binnenkort nodig, gebaseerd op plaatsingsprincipes. Ze slaan meestal geen gegevens op die "wachten om de CPU in te voeren.
* Gegevensstroom: Wanneer gegevens uit het geheugen worden opgehaald, beweegt deze door de cachehiërarchie (indien aanwezig) en bereikt uiteindelijk de interne registers van de CPU. Deze registers bevatten de gegevens onmiddellijk voor en na uitvoering.
* Instructie Pipelining: Moderne CPU's gebruiken pipelining, waarbij meerdere instructies tegelijkertijd in verschillende fasen worden verwerkt. Dit betekent dat gegevens uit het geheugen kunnen zijn voor een instructie verderop in de pijplijn, niet degene die momenteel wordt uitgevoerd.
Daarom, hoewel er geen specifiek cache -niveau is voor gegevens die wachten om de CPU in te voeren, beheren de interne structuren van de CPU, inclusief de uitvoeringseenheid en bijbehorende buffers, de gegevensstroom en zorg ervoor tijd. |
